量化時鐘源至接收端的抖動傳遞函數(shù)（JTF），識別PLL、時鐘樹及電源噪聲對系統(tǒng)抖動的貢獻，優(yōu)化時鐘架構(gòu)設(shè)計，滿足JEDEC標準對DDR5內(nèi)存時序精度的嚴苛要求。

針對CPO（光電共封裝）架構(gòu)，分析電信號與光模塊間的耦合干擾路徑，優(yōu)化TIA/Driver電路與光纖接口的協(xié)同設(shè)計，滿足800G/1.6T光通信系統(tǒng)的混合信號完整性要求。

針對封裝（如FCBGA、SiP）的微凸點與再布線層（RDL），評估信號路徑的阻抗控制與串?dāng)_抑制能力，優(yōu)化高速信號在2.5D/3D集成中的傳輸效率，滿足HPC與AI芯片的多Die互連需求。